掲載開始日:2019.11.19 終了予定日:2020.10.12

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半導体・電子・電気機器メーカー

職 種

外資系企業 学歴不問

Physical Design Engineer正社員 High Class

企業名
  • 社名非公開
  • 社名非公開とは?

    推薦ポイント

    大手外資系半導体メーカーになります。

    • 中途入社5割以上
    • 転勤無し
    • 英語を使う仕事
    • 完全週休二日制
    • 年間休日120日以上
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    募集要項

    仕事内容
    Physical Design Engineer (ASIC/SoC Place & Route)
    Responsibilities:
    Perform the following:
    o Chip/Block level floorplan,
    o Clock tree synthesis,
    o Place & Route,
    o RC extraction,
    o STA, timing closure,
    o IR/EM analysis and fix,
    o DRC/LVS/ERC analysis and fix,
    o Tape-out sign off.
    Customer on-site support.
    求める人材
    o Bachelor/Master’s degree in Electrical Engineering or Computer Science.
    5-15 years Netlist (or RTL)-GDS physical implementation experience.
    Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus.
    In depth knowledge of major EDA tools/design flows.
    Experience with below technology.
    Experience in block level implementation, chip integration and signoff.
    Experience in Perl/TCL language programming.
    Proven record in multi-million gate design production tapeouts.
    Experience in any of the following is a plus:
    o FinFet Design
    o Low-power implementation methodology.
    o Advanced timing signoff methodology.
    o Independently complete Netlist-GDS P&R, signoff task.
    Personal Attributes:
    o Aggressive in learning and problem-solving.
    o Good communication skill and a good team player.
    o Strong project ownership and commitment.
    o Self-motivated and can work independently.
    給与
    800万円~12000万円
    勤務地
    神奈川県
    勤務時間
    9:00-17:45
    雇用・契約形態
    正社員

    企業情報

    設立
    非公開
    従業員数
    非公開
    資本金
    非公開
    売上高
    非公開
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    求人管理No.796
    この求人の取り扱い紹介会社
    HRC株式会社
    • 面接トレーニングに自信
    • レジュメ指導に自信
    • 経営層とのパイプに自信
    • キャリアプランニングに自信
    • 条件交渉に自信
    • 電話面談あり
    • 出張面談あり
    • 土日祝もOK

    取り扱い紹介会社の詳細を見る

    職種名

    Physical Design Engineer

    企業名

    社名非公開

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